SoCとDDRメモリの協調設計とは?

こんにちは。テクノシェルパ技術コンサルタントの今村です。

近年、先進運転支援システム(ADAS)や自動運転機能の採用により、車載機器に使われるメモリも変化してきています。
従来のアナログメータからデジタルディスプレイへの変化、車載カメラ画像や各種センサからの膨大なデータを処理することからメモリ容量が確保でき、高速処理が可能なDDRメモリの採用が必要になっています。昨年UNECE(国際連合 欧州経済委員会)が、新車への緊急自動ブレーキ装着を2020年に義務化することで加盟する40ヶ国が合意したと発表していることからも、今後ますますDDRメモリの採用が進むでしょう。

そのようなバックグラウンドの中、お客様のプリント基板仕様に合わせて、SoCのピン配置を最適化したいという声がここ数年増えてきています。

そこで今回は、電気的性能を確保するためにSoCとDDRメモリを搭載するプリント基板の協調設計の必要性について、ご紹介したいと思います。

※DDRメモリ:DDR(Double Data Rate)- SDRAM(Synchronous Dynamic Random Access Memory)
※SoC:System-on-a-Chip

 

【協調設計がなぜ必要なのか?】

お客様の製品によって、基板外形のサイズや形状が異なります。
それらに対応する形でSoCとDDRメモリの部品配置関係が異なるため、製品ごとの協調設計が必要になってきます。
またDDRメモリの世代間でのピン配置に互換性がなく、低電圧化が進むため新しい世代が登場するたびに、カットアンドトライが必要になってきます。

そこでSoCの開発段階で、ピン配置(=配線の引き出し方)の最適化がポイントになります。

この最適化をしなかった場合、配線のクロスが発生するために次のような影響が考えられ、信号波形品質の悪化、コストアップ、開発工期/費用の増加を招くことになります。

  1. Via Holeを多用することで、反射、クロストーク、リターン経路の遠回りなどで信号波形品質が悪化する。
  2. 配線領域不足による基板外形サイズの拡大や基板層数を増やすことで製品のコストアップにつながる。
  3. カットアンドトライによる製品開発の工期が長くなり費用が増加する。

【お客様でのお困りごと】

次のようなことにお困りではないでしょうか?

  1. 高速化/低電圧化による、タイミング/ノイズマージン減少で信号規格に入らないが、対策方法が分からない。
  2. 最適な設計になっているか判断ができないため、コスト削減できているのか分からない。
  3. 試作の繰り返しで、手間が掛かりすぎて開発日程が遅れている。

当社では、高速インターフェース回路を搭載したプリント基板設計経験(ノウハウ)を豊富に蓄積しており、層構成や設計手法など、状況に応じた最適な提案をすることができます。その経験豊かなプリント基板設計に加え、各種解析支援をプラスした「半導体パッケージ開発コンサルサービス」を提供しておりますので、様々なお困りごとのご相談に対応可能です。いつでもご相談ください。

 

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